În ultimii ani, odată cu dezvoltarea rapidă a computerelor, rețelelor digitale și a tehnologiilor de televiziune, cererea oamenilor pentru imagini de televiziune de înaltă calitate a continuat să crească, iar industria de radio și televiziune a țării mele a suferit o dezvoltare rapidă și o dezvoltare rapidă. Difuzarea digitală prin satelit a televiziunii, care a fost lansată acum patru ani, a format acum o scară considerabilă. Înregistrarea video digitală, efectele digitale digitale, sistemele de editare neliniare, studiourile virtuale, vehiculele de difuzare digitală, matricele de hard disk din rețea și sistemele de redare digitală robotică au intrat succesiv în CCTV și în posturile TV provinciale și municipale. Televiziunea digitală standard de înaltă definiție SDTV / HDTV a fost listată ca un proiect național major al industriei de cercetare științifică, iar difuzarea pilot a fost efectuată pe Turnul Central de Radio și Televiziune. În prezent, producția de programe de televiziune digitală a țării mele și difuzarea terestră a televiziunii digitale au fost promovate intens, iar „al unsprezecelea plan cincinal” va fi perioada de pregătire pentru schimbarea generală a televiziunii digitale a țării mele și o etapă importantă a tranziției. a sistemului de radiodifuziune și televiziune de la analog la digital.
Acest design este conceput pentru a face față acestei tendințe și pentru a satisface cererea imensă a pieței de echipamente de transmisie optică cu semnal video digital ASI / SDI multi-canal. Este un echipament de transmisie optică care utilizează tehnologia de multiplexare prin diviziune de timp pentru a transmite simultan două semnale video digitale ASI / SDI într-o fibră optică. Acest design poate pune o bază solidă pentru dezvoltarea mai multor echipamente de transmisie optică de semnal digital asincron de mare viteză.
1. Planul de implementare a sistemului
Semnalul serial ASI / SDI este remodelat de circuitul de egalizare și transformat într-un set de semnale diferențiale; apoi ceasul din semnal este extras prin circuitul de recuperare a ceasului pentru a fi utilizat în următoarea decodificare și sincronizare a semnalului; după trecerea prin circuitul de decodare, semnalul serial de mare viteză este transformat într-un semnal paralel de mică viteză pentru a se pregăti pentru următorul proces de multiplexare electrică; în final, semnalul asincron este sincronizat cu ceasul de multiplexare electrică locală prin reglarea circuitului FIFO, realizând astfel multiplexarea electrică locală; Apoi este transmis la capătul de recepție prin conversia electrică / optică a modulului optic. După primirea semnalului, capătul de recepție trece printr-o serie de circuite de conversie inversă pentru a restabili semnalul serial ASI / SDI original pentru a finaliza întregul proces de transmisie.
În acest design, tehnologia de multiplexare electrică a semnalelor ASI / SDI este cheia întregului link tehnic. Deoarece rata de semnal ASI / SDI necesară pentru multiplexarea puterii în proiect este foarte mare, rata standard atinge 270Mbit / s și nu este o multiplexare a semnalului omologă, este dificil și neeconomic să multiplexeze direct semnalul și trebuie să să fie mai întâi restaurat. Ceasul fiecărui semnal convertește semnalul serial de mare viteză într-un semnal paralel de viteză mică, apoi reglează ritmul ceasului fiecărui semnal prin circuitul cip FIFO pentru a realiza sincronizarea cu ceasul local și apoi multiplexează cele două semnale electrice prin cipul programabil, și apoi realizăm transmisia multiplex cu diviziune de timp. Numai după această serie de proceduri de procesare a semnalului se poate realiza un proces de demultiplexare lin la capătul de recepție, care este, de asemenea, principalul punct tehnic al proiectării.
În plus, blocarea multiplexării electrice este, de asemenea, o problemă. Cu cât sunt mai multe canale de semnal, cu atât este mai mare viteza, cu atât este mai dificil de blocat și cu atât sunt mai mari cerințele tehnice pentru dispunerea plăcii PCB. Această problemă poate fi rezolvată foarte bine prin diferite tratamente, cum ar fi plasarea rezonabilă a diferitelor componente și filtrarea științifică a dezordinii.
2. Circuit hardware
În acest design, utilizarea principală este cel mai recent chipset video digital puternic și stabil de la National Semiconductor. Cipul de decodare și conversie serial / paralel este CLC011; cipul de codificare și de conversie paralel / serial este CLC020; cipul de recuperare a ceasului este LMH0046; cipul de egalizare a cablului adaptiv este CLC014; cipul CPLD este LC4256V de la LATTICE; cipul FIFO este IDT72V2105 de la IDT.
Partea de egalizare a procesului de procesare a circuitului este prezentată în Figura 2. Se poate vedea din Figura 2 că semnalul serial ASI / SDI de intrare cu un singur capăt este remodelat după trecerea prin circuitul de egalizare și transformat într-un set de semnale diferențiale, care este gata pentru procesul ulterior de recuperare a ceasului. După trecerea circuitului de egalizare, calitatea semnalului este mult îmbunătățită, iar formele de undă ale semnalului de intrare și ieșire sunt comparate așa cum se arată în Figura 3.
Figura 2 Partea de echilibrare a procesului de procesare a circuitului
Figura 3 Compararea formei de undă a circuitului de egalizare
Partea de recuperare a ceasului procesului de procesare a circuitului este prezentată în Figura 4. Se poate vedea din Figura 4 că modul de lucru al cipului este corect setat, un ceas de 27 M este furnizat local pentru utilizarea cipului de recuperare a ceasului, -semnalul diferențial de viteză este introdus pe cip, iar semnalul serial este recuperat după procesarea cipului. Semnalul de ceas din acesta este utilizat de următoarea parte de decodare a circuitului. În același timp, cipul poate suporta și recuperarea ceasului pentru semnale de înaltă definiție.
Figura 4 Partea de recuperare a ceasului din procesul de procesare a circuitului
Procesul de decodare a unei părți a circuitului este prezentat în Figura 5. Se poate vedea din Figura 5 că ceasul serial și datele seriale recuperate de cipul de recuperare a ceasului sunt introduse în cipul de decodare, după conversia serial / paralel, pe 10 biți datele paralele și ceasul paralel de 27M sunt scoase pentru a pregăti ceasul pentru următorul circuit FIFO Reglați utilizarea. Diagrama de sincronizare a semnalelor în fiecare mod de lucru este prezentată în Fig. 6.
Figura 5 Decodarea unei părți a procesului de procesare a circuitului
Figura 6 Schema de sincronizare a semnalului pentru fiecare mod
Partea FIFO a procesului de procesare a circuitului este prezentată în Figura 7. Printre acestea, ceasul citit folosește ceasul paralel de 27M recuperat de circuitul de codificare, iar ceasul de scriere utilizează ceasul local de 27M. Semnalul paralel de 10 biți care trece prin FIFO este sincronizat cu ceasul local prin reglare pentru a se pregăti pentru intrarea ulterioară în CPLD pentru multiplexare electrică. Procedura de multiplexare electrică a CPLD este după cum urmează, dintre care 2BP-S este procedura de multiplexare, iar 2BS-P este procedura de demultiplexare.
Figura 7 Parte FIFO a procesului de procesare a circuitului
Arhitectura SCHEMATICĂ a 2BP-S este
SIGNAL gnd: std_logic: = '0';
SIGNAL vcc: std_logic: = '1';
Semnal N_25: std_logic;
Semnal N_12: std_logic;
Semnal N_13: std_logic;
Semnal N_15: std_logic;
Semnal N_16: std_logic;
Semnal N_17: std_logic;
Semnal N_21: std_logic;
Semnal N_22: std_logic;
Semnal N_23: std_logic;
Semnal N_24: std_logic;
Începe
I30: G_D Port Map (CLK => N_25, D => N_13, Q => N_22);
I29: G_D Port Map (CLK => N_25, D => N_16, Q => N_23);
I34: G_OUTPUT Port Map (I => N_22, O => Q0);
I33: G_OUTPUT Port Map (I => N_23, O => Q1);
I2: G_INPUT Port Map (I => CLK, O => N_25);
I7: G_INPUT Port Map (I => A, O => N_12);
I8: G_INPUT Port Map (I => LD, O => N_21);
I6: G_INPUT Port Map (I => B, O => N_15);
I12: G_2OR Port Map (A => N_17, B => N_24, Y => N_16);
I16: G_2AND1 Port Map (AN => N_21, B => N_22, Y => N_24);
I21: G_2AND Port Map (A => N_21, B => N_12, Y => N_13);
I20: G_2AND Port Map (A => N_21, B => N_15, Y => N_17);
Sfârșit SCHEMATIC;
Arhitectura SCHEMATICĂ a 2BS-P este
SIGNAL gnd: std_logic: = '0';
SIGNAL vcc: std_logic: = '1';
Semnal N_5: std_logic;
Semnal N_1: std_logic;
Semnal N_3: std_logic;
Semnal N_4: std_logic;
Începe
I8: G_OUTPUT Port Map (I => N_4, O => Q0);
I1: G_OUTPUT Port Map (I => N_5, O => Q1);
I2: G_INPUT Port Map (I => CLK, O => N_3);
I3: G_INPUT Port Map (I => SIN, O => N_1);
I7: G_D Port Map (CLK => N_3, D => N_4, Q => N_5);
I4: G_D Port Map (CLK => N_3, D => N_1, Q => N_4);
Sfârșit SCHEMATIC;
Partea de codificare a procesului de procesare a circuitului este prezentată în Figura 8. După primirea datelor, modulul optic de recepție recuperează datele paralele și ceasul sincron prin programul de demultiplexare al CPLD și apoi recuperează semnalul serial original de mare viteză prin intermediul circuit de cip de codificare, care este în cele din urmă emis de dispozitivul de transmisie după ce este condus de cipul driverului de cablu. Finalizați întregul proces de transfer. Dintre acestea, secvența de semnal a părții circuitului de codificare este prezentată în Figura 9.
Figura 8 Codificare parte a procesului de procesare a circuitului
Figura 9 Schema de sincronizare a semnalului circuitului de codificare
3. remarci de încheiere
Proiectarea echipamentului de transmisie optică multiplexare electrică a semnalului ASI / SDI asincron bazat pe CPLD utilizează cea mai recentă tehnologie de multiplexare / demultiplexare electrică a semnalului ASI / SDI, care poate realiza transmiterea multiplexării prin divizare a timpului a două semnale, înlocuind multiplexarea diviziunii de undă anterioare Tehnologia Modul de transmisie a semnalului asincron pe mai multe canale economisește foarte mult costurile de producție și îmbunătățește competitivitatea pe piață a produselor.
alt produs nostru:
